1、打开modelsim，新建工程。选择窗口中“File”然后点击"New"点击“Project”
4、选中“counter.v”文件右击，选择Edit，进行verilog HDL 的代码编写。按照上述方法添加一个测试平台文件“counter_tb.v”
5、编译：在 Project标签页选中 counter.v和 counter_tb.v两个文件后右击，在弹出的快 两个文件后右击，在弹出的快 捷菜单中选择 Compile 然后点Compile Selected，对源代码进行编译，编译通过后 ，后面的问号变成了对号。
